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　　值得一提的是◈ღ★，EDA软件厂商Cadence◈ღ★、新思科技等也在论坛上推出了最新的AI设计工具◈ღ★。根据路透社报道◈ღ★，这些工具在部分复杂设计任务中的表现已优于人工工程师纱山恵理◈ღ★。

　　台积电资深研发副总裁刘立成博士（Dr. LC Liu）透露◈ღ★，由于AI技术的广泛应用KU游平台登录◈ღ★，计算芯片功耗正在指数级攀升◈ღ★。刘立成强调◈ღ★，AI的蓬勃发展使芯片功耗面临严峻挑战◈ღ★。如今AI计算从超大规模数据中心延伸到边缘设备◈ღ★，催生了具身AI◈ღ★、链式推理◈ღ★、Agent代理等新产品◈ღ★，但这些产品需要处理更庞大的数据集◈ღ★、进行更复杂的计算并长时间运行◈ღ★。

　　他指出◈ღ★，过去五年间AI加速器单颗芯片的封装功耗提高了3倍◈ღ★，部署规模在三年内增长了8倍◈ღ★。以数据中心为例◈ღ★，单机AI训练服务器功率动辄上千瓦◈ღ★，在同等负载下相当于千户家庭的用电量◈ღ★。因此◈ღ★，如果无法显著提升能效◈ღ★，AI算力的可持续发展将难以为继◈ღ★。

　　为了应对这一趋势酷游KU游◈ღ★，◈ღ★，台积电提出通过先进工艺◈ღ★、封装架构和AI设计的全方位创新来缓解功耗瓶颈◈ღ★。据刘立成介绍◈ღ★，台积电正从逻辑工艺和3D封装两方面同时发力◈ღ★，并联合生态伙伴优化设计方法学◈ღ★，力求将每瓦性能大幅提升◈ღ★。该策略包括进一步缩小制程节点◈ღ★、引入新型背面供电等晶体管技术◈ღ★，以及在封装层面采用Chiplet小晶粒和垂直3D集成纱山恵理◈ღ★，减少数据传输损耗和功耗开销◈ღ★。刘立成指出◈ღ★，只有同时在工艺◈ღ★、封装和设计生态上取得突破◈ღ★，才能满足AI时代急剧膨胀的算力需求◈ღ★。

　　在封装与互连方面◈ღ★，台积电聚焦3D芯粒集成和高速通信技术◈ღ★，以打破传统单芯片的尺寸和I/O瓶颈◈ღ★。台积电3DFabric包括SoIC（硅晶圆直接键合）纱山恵理◈ღ★、InFO和CoWoS（有机基板2.5D）以及SoW（硅晶圆级大规模封装）等多项方案◈ღ★，覆盖从移动端到超大规模AI系统的不同需求KU游平台登录◈ღ★。

　　台积电有关人员此前在技术研讨会披露◈ღ★，基于台积电N12工艺逻辑基底的HBM4高带宽存储方案◈ღ★，将比当前HBM3e显著提升1.5倍◈ღ★。若采用台积电N3P定制逻辑底板◈ღ★，可将HBM I/O电压从1.1伏降至0.75伏◈ღ★，进一步节省内存访问功耗◈ღ★。

　　在计算芯片与存储的互连上KU酷游网站◈ღ★。◈ღ★，台积电持续缩小晶片间互连间距◈ღ★，其先进CoWoS封装将微凸块间距从45µm缩小到25µm◈ღ★，使2.5D封装的能效相较前代提升1.6倍◈ღ★。而采用垂直堆叠的3D SoIC技术◈ღ★，由于省去了有机中介层◈ღ★，能效相比2.5D方案大幅提高6.7倍（但受限于工艺◈ღ★，目前3D封装单一基底规模约为1倍光罩面积九州◈ღ★，◈ღ★，相比2.5D CoWoS最高9.5倍光罩的整合面积略受限制）纱山恵理◈ღ★。

　　针对多芯粒系统的高速互连◈ღ★，台积电联合生态伙伴提供符合UCIe标准的Die-to-Die接口IP（如Alphawave◈ღ★、新思科技等）◈ღ★，确保不同芯粒间的数据传输高效且兼容◈ღ★。值得关注的是◈ღ★，光互连技术也被提上日程◈ღ★：通过硅光子实现的共封装光学（Co-Packaged Optics）KU游平台登录◈ღ★，有望让芯片间通信能效提高5-10倍◈ღ★，延迟降低10-20倍◈ღ★，并显著缩小系统尺寸◈ღ★。台积电指出◈ღ★，这将是突破传统电气互连物理极限的关键方向◈ღ★。

　　Meta平台基础架构工程师考什克·维拉拉加文（Kaushik Veeraraghavan）在论坛演讲中也佐证了这一观点◈ღ★，称当前电子互连已逼近极限◈ღ★，引入光学技术势在必行◈ღ★，“这已不单是工程问题◈ღ★，更是基础物理瓶颈”◈ღ★。此外◈ღ★，台积电联合新思科技和ANSYS采用AI协同优化光学封装设计◈ღ★，又进一步提升了1.2倍的效率◈ღ★。

　　为了支撑高功率芯片纱山恵理◈ღ★，台积电还开发了超高性能金属-绝缘体-金属电容（UHPMIM）结合嵌入式深沟电容（EDTC）的解决方案◈ღ★，使电源系统单位面积去耦电容增加1.5倍且无信号完整性损失◈ღ★。同时◈ღ★，台积电引入EDA-AI自动化工具◈ღ★，将这种深沟电容的版图插入效率提高10倍◈ღ★，封装基板布线倍◈ღ★。通过上述封装和互连创新◈ღ★，台积电的能效提升不再仅依赖摩尔定律的晶体管缩放◈ღ★，而是通过封装与系统层面的集成实现数量级的进步◈ღ★。

　　台积电宣布与生态伙伴在EDA软件上深度合作◈ღ★，利用AI算法来优化芯片设计流程KU游平台登录◈ღ★，从而充分挖掘先进工艺和封装的潜力◈ღ★。

　　据路透社消息◈ღ★，Cadence Design Systems与新思科技两大EDA厂商同步推出了AI驱动的设计工具◈ღ★。这些工具与台积电的工艺平台进行了深度对接◈ღ★，特别是针对A16（下一代约1.6纳米制程技术节点）◈ღ★、N2P（2纳米制程的增强版）◈ღ★、N3（3纳米制程技术节点）等先进节点和3D-IC（三维集成电路技术KU游平台登录◈ღ★，将多层芯片堆叠封装）技术的AI设计认证流程◈ღ★。

　　实测结果显示◈ღ★，在某些复杂芯片设计任务中◈ღ★，AI工具能够找到比人工更优的解决方案◈ღ★，并将设计优化时间从工程师的两天缩短到几分钟◈ღ★。台积电3D IC方法学部门副处长Jim Chang在演讲中分享了内部实验数据“AI工具仅需5分钟即可完成工程师需要2天才能完成的优化工作”◈ღ★。Cadence称◈ღ★，基于台积电先进封装技术的HBM4测试芯片已完成设计验证◈ღ★，即将流片◈ღ★，为下一代大算力芯片的CoWoS-L封装打下基础◈ღ★。

　　芯片IP供应商Rambus与Cadence指出◈ღ★，在边缘计算和高级辅助驾驶（ADAS）场景下◈ღ★，GDDR6显存以超过20Gbps带宽提供了高性价比的方案◈ღ★，新一代GDDR7传输速度可达36Gbps/pin◈ღ★，将满足未来更高带宽需求◈ღ★。

　　随着AI应用规模的快速扩展◈ღ★，从数据中心到边缘设备◈ღ★，全球算力需求呈指数级增长◈ღ★，带动芯片功耗同步攀升◈ღ★。在摩尔定律逐步放缓的当下◈ღ★，单纯依赖晶体管尺寸缩减已难以支撑AI对性能与能效双重要求◈ღ★。

　　在这一背景下◈ღ★，能效革新愈发重要纱山恵理◈ღ★。值得注意的是◈ღ★，AI本身不仅是算力消耗的主因KU游平台登录◈ღ★，更正逐步转化为芯片设计领域的提效者◈ღ★。从协助工程师完成复杂电路优化◈ღ★，到参与能效建模◈ღ★、功耗预测◈ღ★，AI正深度嵌入EDA工具链◈ღ★、封装架构规划及能源调度等多个环节◈ღ★。